PLD可編程邏輯器件是做為一種通用集成電路生產(chǎn)的，其邏輯功能按照用戶對(duì)器件編程來(lái)搞定。用戶在設(shè)計(jì)開(kāi)發(fā)軟件（有的還需編程器）的輔助下就可以對(duì)PLD器件編程，使之實(shí)現(xiàn)所需的組合或時(shí)序邏輯功能，這是PLD最基本的特征。為此，PLD在工藝上必須做到允許用戶編程，在電路結(jié)構(gòu)上必須具有實(shí)現(xiàn)各種組合或時(shí)序函數(shù)的可能性。

PLD的核心部分是具有一定規(guī)模的與陣列和或陣列。與陣列用以產(chǎn)生有關(guān)與項(xiàng)；或陣列把上述與項(xiàng)構(gòu)成多個(gè)邏輯函數(shù)。輸入電路起著緩沖的作用，且生成互補(bǔ)的輸入信號(hào)，送至與陣列。輸出電路既有緩沖作用，又可以提供不同的輸出結(jié)構(gòu)，如三態(tài)（TS）輸出、OC輸出及寄存器輸出等。不同的輸出方式將可以滿足不同的邏輯要求。

一個(gè)有4輸入的TTL與門(mén)，4根輸入線分別串入了熔絲1,2,3,4。不難看出熔絲的通或斷會(huì)直接改變輸出函數(shù)Ｆ表達(dá)式的內(nèi)容，如果熔絲1,2,3,4均接通，則F=ABCD。若熔絲1和2燒斷，則Ｆ＝ＣＤ，其余情況類推。這就是與門(mén)的一種可編程結(jié)構(gòu)。通常，工廠提供的產(chǎn)品中熔絲是全部接通的，用戶可按需要燒斷某些熔絲，以滿足輸出函數(shù)的要求，這就是編程。用以產(chǎn)生必要的電信號(hào)將熔絲燒斷的設(shè)備稱為編程器。

或門(mén)是不可編程的。需要說(shuō)明的是：若利用燒斷熔絲的方法來(lái)編程，則編程總是一次性的。一旦編程，電路的邏輯功能將不能再改變，這顯然是不方便的。為此又開(kāi)發(fā)出紫外線可擦除和電可擦除的PLD，這兩類器件允許用戶重復(fù)編程和擦除，使用更為靈活方便。為使討論方便起見(jiàn)，無(wú)論是何種編程和擦除結(jié)構(gòu)，以下均采用熔絲這一名詞。

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PLD/CPLD解密

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Altera CPLD解密

關(guān)于PLD/CPLD

PLD（programmable logic device)-- ：PLD是做為一種通用集成電路生產(chǎn)的，他的邏輯功能按照用戶對(duì)器件編程來(lái)搞定。一般的PLD的集成度很高，足以滿足設(shè)計(jì)一般的數(shù)字系統(tǒng)的需要。這樣就可以由設(shè)計(jì)人員自行編程而把一個(gè)數(shù)字系統(tǒng)“集成”在一片PLD上，而不必去請(qǐng)芯片制造廠商設(shè)計(jì)和制作專用的集成電路芯片了。

目前使用的PLD產(chǎn)品主要有：

a、現(xiàn)場(chǎng)可編程邏輯陣列FPLA（field programmable logic array);

b、可編程陣列邏輯PAL（programmable array logic);

c、通用陣列邏輯GAL（generic array logic);

d、可擦除的可編程邏輯器件EPLD（erasable programmable logic device);

e、現(xiàn)場(chǎng)可編程門(mén)陣列FPGA（field programmable gate array)。其中EPLD和FPGA的集成度比較高。有時(shí)又把這兩種器件稱為高密度PLD。

關(guān)于CPLD

CPLD(Complex Programmable Logic Device)復(fù)雜可編程邏輯器件，是從PAL和GAL器件發(fā)展出來(lái)的器件，相對(duì)而言規(guī)模大，結(jié)構(gòu)復(fù)雜，屬于大規(guī)模集成電路范圍。是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計(jì)方法是借助集成開(kāi)發(fā)軟件平臺(tái)，用原理圖、硬件描述語(yǔ)言等方法，生成相應(yīng)的目標(biāo)文件，通過(guò)下載電纜（“在系統(tǒng)”編程）將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。

CPLD主要是由可編程邏輯宏單元(MC，Macro Cell)圍繞中心的可編程互連矩陣單元組成。其中MC結(jié)構(gòu)較復(fù)雜，并具有復(fù)雜的I/O單元互連結(jié)構(gòu)，可由用戶根據(jù)需要生成特定的電路結(jié)構(gòu)，完成一定的功能。由于CPLD內(nèi)部采用固定長(zhǎng)度的金屬線進(jìn)行各邏輯塊的互連，所以設(shè)計(jì)的邏輯電路具有時(shí)間可預(yù)測(cè)性，避免了分段式互連結(jié)構(gòu)時(shí)序不完全預(yù)測(cè)的缺點(diǎn)